数电实验报告.doc

数字电路与逻辑设计实验报告学院:电子工程学院2013211207班级:2013210999学号:姓名:(1)实验名称:半加器任务要求:用逻辑门设计实现一个半加器,仿真验证其功能,并生成新的半加器图形模块单元。(2)实验名称:全加器任务要求:用实验(1)生成的半加器模块和逻辑门设计实现一个全加器,仿真验证其功能。(3)实验名称:3线-8线译码器任务要求:用3线-8线译码器(74LS138)和逻辑门设计实现函数F=CBA+CBA+CBA+CBA,仿真验证其功能。实验2(1)实验名称:数码管译码器任务要求:用VHDL语言设计实现一个共阴极7段数码管译码器,仿真验证其功能,并下载到实验板测试。要求用拨码开关设定输入信号,发光二极管显示输出信号。(2)实验名称:8421码转化成余3码任务要求:用VHDL语言设计实现一个8421码转换为余3码的代码转换器,仿真验证其功能,下载到实验板测试。要求用按键设定输入信号,7段数码管显示输出信号。(3)实验名称:奇校验器任务要求:用VHDL语言设计实现一个4位二进制奇校验器,输入奇数个‘1'时,输出为‘1',否则输出为‘0',仿真验证其功能,并下载到实验板测试。要求用拨码开关设定输入信号,发光二极管显示输出信号。.实验3(1)实验名称:8421十进制计数器任务要求:用VHDL语言设计实现一个带异步复位的8421码十进制计数器,仿真验证其功能。并下载到实验板测试。要求用按键设定输入信号,发光二极管显示输出信号。(2)实验名称:分频器任务要求:用VHDL语言设计实现一个分频系数为12,分频输出信号占空比为50%的分频器,要求在QuartusⅡ平台上设计程序并仿真验证设计。(3)实验名称:组合数码管译码器任务要求:将(1)、(2)和数码管译码器3个电路进行链接,并下载到实验板来显示计数结果。实验4实验名称:数码管动态扫描控制器任务要求:(1)用VHDL语言设计并实现六个数码管串行扫描电路,要求同时显示0、1、2、3、4、5这6个不同的数字图形到6个数码管上,仿真验证其功能,并下载到实验板测试。(2)用VHDL语言设计实现六个数码管滚动显示电路。循环左滚动,始终点亮六个数码管,左进右出。状态为:012345→123450→234501→345012→450123→501234→012345。向左滚动,用全灭的数码管填充右边,直至全部变灭,然后再依次从右边一个一个地点亮,状态为:012345→12345X→2345XX→345XXX→45XXXX→5XXXXX→XXXXXX→XXXXX0→XXXX01→XXX012→XX0123→X01234→012345,其中‘X'表示数码管不显示。(3)(3)模块端口及连接图端口列表6c为控制为时钟输入端,其中,clear为复位清零端(低电平有效),clk个管脚亮灭信号B为控制数码管7个数码管亮灭信号(低电平有效),,clear为复位清零端(低电平有效),为时钟输入端,7个数码管亮灭信号(低电平有效),(1),实验三(3)(1)全加器的的原理图组合数码管译码器代码的VHDL实验三()LIBRARYIEEE;;;ENTITYljISPORT(clk,clk1:INSTD_LOGIC;clear2,clear1:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0);b:OUTSTD_LOGIC_VECTOR(6downto0));ENDlj;ARCHITECTUREaOFljISSIGNALtmp:INTEGERRANGE0TO5;SIGNALclktmp:STD_LOGIC;BEGINPROCESS(clear1,clk)BEGINIFclear1='0'THENtmp<=0;ELSIF(clk'eventANDclk='1')THENIFtmp=5THENtmp<=0;clktmp<=NOTclktmp;ELSEtmp<=tmp+1;ENDIF;ENDIF;ENDPROCESS;SIGNALQ_TEMP:STD_LOGIC_VECTOR(3DOWNTO0);PROCESS(CLKtmp)BEGINIFCLEAR2='0'THENQ_TEMP<=ELSIF(CLKtmp'EVENTANDCLKtmp='1')THENIFQ_TEMP=***@1THENQ_TEMP<=ELSEQ_TEMP<=Q_TEMP+1;END