四位十进制频率计(EDA).doc

四位十进制频率计设计报告目录一、题目分析 31、设计原理 3二、设计方案 31、顶层实体描述 32、模块划分 43、模块描述 44、顶层电路图 5三、方案实现 51、各模块仿真及描述 52、顶层电路仿真及描述 6四、硬件测试及说明 7五、结论 7六、课程总结 7七、附录(源程序,加中文注释) 81、频率计顶层文件 82、测频控制电路 93、16位锁存器 94、16位计数器 105、十进制加法计数器 10一、题目分析1、设计原理根据频率的定义和频率测量的基本原理,测定信号的频率必须有一个脉宽为1S的输入信号脉冲计数允许的信号;1S计数结束后,计数值被锁入锁存器,计数器清零,为下一测评计数周期做好准备。测频控制信号可以由一个独立的发生器来产生。2、设计要求:T_EN能产生一个1S脉宽的周期信号,并对频率计中的16位计数器couter16D的ENABL使能端进行同步控制。当CNT_EN高电平时允许计数;低电平时停止计数,并保持其所计的脉冲数。在停止计数期间,首先需要一个锁存信号LOAD的上升沿将计数器在前一秒钟的计数值锁进锁存器REG16D中,并由外部的十进制7段译码器译出,显示计数值。设置锁存器的好处是数据显示稳定,不会由于周期性的清零信号而不断闪烁。锁存信号后,T对计数器进行清零,为下一秒的技术操作做准备。实现功能当输入一个待测频率时,在测频信号的控制下,可以通过外部的7段译码器显示出其频率值。二、设计方案1、顶层实体描述图1:四位十进制频率计顶层实体图2:测频控制电路实体图3:16位计数器实体图4:16位锁存器实体图5:十进制加法计数器实体2、模块划分四位十进制频率计16位锁存器测频控制电路16位计数器十进制加法计数器设计一个四位十进制频率计,首先需要一个测频控制电路来产生一个脉宽为1S的输入信号脉冲计数允许的信号;然后需要一个16位计数器进行计数,由于我们设计的是四位的十进制的频率计,所以还需要用4个十进制的加法计数器来构成所需要的计数器;在技计数完成之后还需要一个锁存器将计数值进行锁存,从而使显示的数值稳定。3、模块描述(1)四位十进制频率计顶层该模块即为我们最终所要实现的模块,即给定一个频率后,我们可以在外部显示上看到待测频率的频率值。测频控制电路该模块用于产生产生一个脉宽为1S的输入信号脉冲计数允许的信号,以便于后面模块的使用。(3)16位计数器该模块用于在1S脉宽的周期信号内对待测频率的周期进行计数,从而得到待测频率的频率值。(4)16位锁存器该模块用于将计数器产生的最终的计数值进行锁存,从而使显示的数值稳定。十进制加法计数器该模块用于产生设计所要求的十进制的计数器,从而构造成我们所需要的计数器。4、顶层电路图16位计数器由四个十进制的加法计数器组成三、方案实现1、各模块仿真及描述(1)测频控制电路的仿真在CLKK时钟的控制下,T_EN能产生一个一定脉宽的周期信号(后面用于产生1S脉宽的周期信号),在停止计数期间,一个锁存信号LOAD的上升沿将计数器在前一秒钟的计数值锁进锁存器REG16D中。T对计数器进行清零,为下一秒的技术操作做准备。(2)16位计数器的仿真从波形图中可以看出,当清零信号CLR置0,计数使能信号置1时,计数器以十进制的方式对所给的周期信号的周期进行计数。(3)16位锁存器的仿真从波形图中可以看出,当LK置1时,锁存器对所给的数值进行锁存,并且使输出的锁存的数值保持不变,这将在后面的外部显示时使数值保持稳定。(4)十进制加法计数器的仿真从波形图中可以看出,当使能端ENA置1,清零端置0时,计数器对给定的时钟的周期进行计数,计数值从0000---1001进行循环,这就满足了我们所需要的十进制的计数器。2、顶层电路仿真及描述在进行仿真时,我设置的CLK1HZ的时钟周期是1s(频率为1HZ),FSIN的时钟周期为10ms(频率为100HZ),从波形图中可以看出,输出的计数值确实是100,验证是正确的。四、硬件测试及说明我选择了实验电路模式0,测频控制信号CLK1HZ由clock2输入,待测频率FSIN由clock0输入(可用电路帽选择所需要的频率),4个数码管(数码4-1:PIO31--PIO16)显示测频的输出。测试结果如下:测频控制频率待测频率数码管显示结果1HZ64HZ641HZ1024HZ10241HZ16384HZ63841HZ65536HZ55391HZ7500000HZ9940从测试的结果可以看出:(1)我所设计的四位十进制频率计对于四位的待测频率可以准确的显示出来;(2)但对于超过四位的待测频率只能将前面超出的溢出,只保留最后四位;(3)待测频率的位数越多,越往后数码管显示结果的误差就越大。五、结论本实验设计的是四位十进制频率计,利用测频控制电路、16位锁存器、16位计数器和十进制的计数加