四位十进制频率计(EDA).doc

四位十进制频率计(EDA)
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四位十进制频率计(EDA)
四位十进制频率计
设 计　报 告
,在停止计数期间，一个锁存信号ＬOAＤ的上升沿将计数器在前一秒钟的计数值锁进锁存器ＲEG１６D中。清零信号RSＴ_CＮT对计数器进行清零，为下一秒的技术操作做准备。
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（2）16位计数器的仿真
　 　 从波形图中可以看出，当清零信号ＣＬR置0，计数使能信号置1时，计数器以十进制的方式对所给的周期信号的周期进行计数。
(3)１６位锁存器的仿真
从波形图中可以看出，当LK置１时，锁存器对所给的数值进行锁存,并且使输出的锁存的数值保持不变，这将在后面的外部显示时使数值保持稳定。
（4)十进制加法计数器的仿真
　 　从波形图中可以看出,当使能端ENＡ置1,清零端置0时，计数器对给定的时钟的周期进行计数,计数值从００00-－－１0０1进行循环，这就满足了我们所需要的十进制的计数器。
2、 顶层电路仿真及描述
　在进行仿真时,我设置的CLK1ＨZ的时钟周期是1ｓ(频率为1HＺ）,FＳＩN的时钟周期为１０ms(频率为100HZ）,从波形图中可以看出,输出的计数值确实是10０,验证是正确的。
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四、硬件测试及说明
我选择了实验电路模式０，测频控制信号ＣＬK1HZ由clock2输入，待测频率FSIＮ由cｌocｋ0输入(可用电路帽选择所需要的频率),４个数码管(数码４-1：PIＯ3１--PIＯ１６）显示测频的输出。
测试结果如下：
测频控制频率
待测频率
数码管显示结果
1HＺ
64HZ
64
1HＺ
1０24HＺ
1024
1HZ
１6３8４HZ
6384
１HZ
6５5３6ＨＺ
55３９
1ＨZ
7500０００HZ
９94０
从测试的结果可以看出：
（1)我所设计的四位十进制频率计对于四位的待测频率可以准确的显示出来;
(２)但对于超过四位的待测频率只能将前面超出的溢出，只保留最后四位；
（3）待测频率的位数越多，越往后数码管显示结果的误差就越大。
五、 结论
本实验设计的是四位十进制频率计,利用测频控制电路、16位锁存器、16位计数器和十进制的计数加法器几个模块完成了我所要的设计。实现的功能是:在测频控制电路给的１ＨZ的测频信号下，计数器对待测频率的周期进行计数，再由锁存器锁存,最终通过外部的数码管将待测频率的频率数值显示出来。
通过本次设计实验我也学到了很多东西，刚开始时选定题目后不知道如何下手，通过翻书、上网查资料找到了一些相关知识才开始做实验。在实验的进行中也出现了很多问题，比如说编译出现了很多错误,经过我仔细的排查和修改后，最终使得编译完全正确了,这让我有一点成就感,同时也使我对此充满了兴趣,做得就更加认真了,努力把很多没弄懂的问题都想清楚了,做完本次设计实验后真的收获颇丰!
六、课程总结
通过《在系统编程技术》这门课的学习,我真的学到了很多东西。理论知识主要是学台、VHDＬ语言等。在理论学习之后，我们通过实验锻炼了自己的实践能力，同时在实验的过程中也加深了我们对课本上理论知识的理解。
记得刚开始学习这门课时,觉得还是比较有压力的，老师说我们要多了解EDA方面一些比较前沿的知识,第一节课听着老师提到的各个设计公司，比如说：Latｔiｃe、Xｉlinx、Ａｌteｒa公司等相关方面的专业名词,其实那时心里是有点激动的，觉得自己正在接触着前沿的知识。在后面的理论知识的学习中觉得是痛并快乐着，痛的是各方面的知识比较多,比如说在学习VＨＤL语言的变量、常量、信号时,要注意很多的细节知识，当然快乐的就是自己学到了知识，丰富了自己所知道的知识范围。
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在实验课上，我们学会了如何用电路原理图或者VHDL语言实现一个设计,通过在实验过程中遇到的各种问题来提高自己对Ｑuartｕs iｉ 。以及在最后的设计实验中更是让我知道一个设计人员的专业素养的要求也很高，要有一定的理论知识、清晰地头脑、较强的分析能力。我认识到自己离一个设计人员的标准很有很多距离,但我会不断努力下去,努力让自己接近于一个设计人员的水平。
在最后，谢谢同