一位二进制全减器设计.doc.doc

南昌大学实验报告学生姓名: 学号: 6100208089 专业班级: 电子 081 实验类型: □验证□综合?设计□创新实验日期: 2010-10- 14 实验成绩: 实验一 1 位二进制全减器设计一、实验目的 1) 熟悉实验设备和软件,掌握 Quartus II的 VHDL 文本设计及原理图设计全过程; 2)熟悉简单组合电路的设计,掌握系统仿真,学会分析硬件测试结果; 二、实验内容与要求 1)完成一位二进制全减器的设计,用 LED 显示输出结果; 2)用分层设计的方法设计,顶层为全减器(文本输入法),底层为半减器(原理图输入法)和逻辑门组成; 3) 自行完成设计与仿真、波形分析、下载与硬件测试等全过程,验证设计是否正确; 三、设计思路/ 原理图首先根据一位二进制半减器运行原理,列出半减器真值表(如图一所示), 并由真值表设计出半减器原理图(如图二) ,根据全减器真值表(图三)可用两个半减器和一个或门组成一位二进制全减器。 ab so co 00000**********图一半减器真值表图二半减器原理图 abc cout sub 00000 00111 01011 01110 10001 10100 11000 11111 图三全减器真值表图四由半减器组成的全减器原理图四、实验程序( 顶层程序参考 EDA 教材 88 页一位二进制全加器顶层文本设计) 底层(原理图输入) 半加器连接图: 定义或门: 顶层(文本输入) LIBRARY IEEE; --1 位二进制全减器顶层描述 USE ; ENTITY f_m IS --定义 f_m 实体 PORT (ain,bin,cin :IN STD_LOGIC; cout,sub:OUT STD_LOGIC); END ENTITY f_m; ARCHITECTURE one OF f_m IS --PONENT h_m --定义 h_m 各引脚 PORT ( a,b : IN STD_LOGIC ; co,so : OUT STD_LOGIC) ; PONENT ; COMPONENT or2a --定义 or2a 各引脚 PORT (a,b : IN STD_LOGIC; c: OUT STD_LOGIC) ; PONENT ; SIGNAL d,e,f : STD_LOGIC ; --定义信号 d ,e,f 的类型 BEGIN --描述底层各元件的连接 u1:h_m PORT MAP (a=>ain, b=>bin, co=>d, so=>e) ; u2:h_m PORT MAP (a=>e, b=>cin, co=>f, so=>sub); u3: or2a PORT MAP (a=>d, b=>f, c=>cout); END ARCHITECTURE one ; --结束结构体描述五、实验步骤 1)在 D 盘新建立一个文件夹命名为 f_m ,选择 ACEX1K 芯片,保存下面的工程文件; 2) 打开 quartus II ,选择菜单 File → New →Block diagram/schematic file ,点击 OK ,输入半减器原理图,保存为 并选择菜单 file →create/upda