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第3章FPGA的结构918
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简单可编程逻辑器件原理
电路符号表示
图3-3 常用逻辑门符号与现有国标符号的对照
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简单可编程逻辑器件原理
电路符号表示构上沿用了PAL的与阵列可编程、或阵列固定的结构，但对PAL的I/O结构进行了较大的改进，在GAL的输出部分增加了输出逻辑宏单元OLMC.
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图3-15 PAL结构
GAL
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（3）可编程通用阵列逻辑GAL :
• 与阵列，或阵列，输出逻辑宏单元
• 门阵列：
① 与阵列可编程，或阵列固定
② 与阵列，或阵列都可编程
• 输出宏单元 OLMC（Output Logic Macro Cell） ：
• 可通过结构控制字构成不同功能组合，可配置成组合输出、专用输入、组合输出双向口、寄存器输出、寄存器输出双向口等。
• 内含或阵列、异或门、正边沿D触发器、
数据多路开关。
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宏单元逻辑图
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CPLD的结构与工作原理
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除GAL外，许多简单的PLD器件在实用中以被淘汰，现在的可编程逻辑器件以大规模集成电路工艺制造的CPLD、FPGA为主。
简单PLD器件被取代的原因如下：
（1）阵列规模较小，资源不够用于设计数字系统
（2）片内寄存器资源不足
（3）I/O不够灵活，如三态控制等，限制了片内资源的利用率
（4）编程不便，需要专用的编程工具。
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CPLD的结构与工作原理
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CPLD即复杂可编程逻辑器件，是从GAL的结构扩展而来，在流行的CPLD中，Altera的MAX7000S系列器件具有一定的典型性。
MAX7000包含32~256个宏单元，其单个宏单元结构如下图所示。每16个宏单元组成一个逻辑阵列块（LAB），每个宏单元含有一个可编程的与阵列和固定的或阵列，以及一个可配置寄存器每个宏单元的共享扩展乘积项和高速并联乘积项，他们可向每个宏单元提供多达32个乘积项，以构成复杂的逻辑函数。
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MAX7128S
在系统编程芯片MAX7000S是Altera公司生产的CPLD可编程逻辑器件之一，下图是PLCC封装84端子的引脚图。
它有4个直
接输入（INPUT）
TMS、TDI、
TDO和TCK是在
系统编程引脚。
64个
I/O引脚
集成度大于GAL22V10的称为复杂的PLD，反之简单PLD。
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MAX7000系列器件逻辑结构
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KX康芯科技
CPLD的结构与工作原理
图3-27 MAX7128S的结构
1．逻辑阵列块(LAB)
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MAX7000结构中包含5个主要部分：即逻辑阵列块、宏单元、扩展乘积项（共享和并联）、可编程连线阵列、I/O控制块
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CPLD的结构与工作原理
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一个LAB由16个宏单元的阵列组成。MAX7000结构主要是由多个LAB组成的阵列以及他们之间的连线构成。多个LAB通过可编程连线阵列（Programmable Interconnect Array, PIA）和全局总线连接在一起，全局总线从所有的专用输入、I/O引脚和宏单元馈入信号。对于LAB有下列输入信号：
来自作为通用逻辑输入的PIA的36个信号
全局控制信号，用于寄存器辅助功能
从I/O引脚到寄存器的直接输入通道
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CPLD的结构与工作原理
2．宏单元
MAX7000系列中的宏单元
逻辑阵列
乘积项选择矩阵
可编程寄存器
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实现组合逻辑，可以给每个宏单元提供5个乘积项。
分配这些乘积项作为到或门和异或门的主要逻辑输入，以实现组合逻辑函数。
三种时钟输入模式
全局时钟信号
全局时钟信号由高电平有效的时钟信号使能
用乘积项实现一个阵列时钟
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MAX7000系列的单个宏单元结构
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CPLD的结构与工作原理
图3-28 共享扩展乘积项结构
3．扩展乘积项：
共享和并联扩展乘积项，这两项作为附加的乘积项直接送到LAB的任意一个宏单元中
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CPLD的结构与工作原理
3．扩展乘积项
图3-29 并联扩展项馈送方式
是宏单元中一些没有被使用的乘积项，可分配到邻近的宏单元去实现快速、复杂的逻辑函数。
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CPLD的结构与工作原理
4．可编程连线阵列(PIA) ：相互连接构成所需的逻辑
图3-30 PIA信号布线到LAB的方式
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CPLD的结构与工