电子实习实验报告.docx

中国计量大学
现代科技学院
课程设计报告本
课程设计名称电子电路课程设计
系(部)学号
专业电姓名
班级 指导教师
2016年5月14日
课程设计报告目录
第一部分:明确任务,确定各自的分工
第二部分:方案的对比和选择
中国计量大学
现代科技学院
课程设计报告本
课程设计名称电子电路课程设计
系(部)学号
专业电姓名
班级 指导教师
2016年5月14日
课程设计报告目录
第一部分:明确任务,确定各自的分工
第二部分:方案的对比和选择
第三部分:各自完成的电路模块以及仿真
第四部分:实物整体的照片
第五部分:课程设计心得与体会
第六部分:本次课程设计验收答辩表
第一部分:明确任务,确定各自的分工
小组分配任务:计数器、译码器、数码管电路。
二一五一十进制加法计数器74LS90构成电子秒表的计数单元,如图1
图1 计数单元
其中计数器①接成五进制形式,对频率为50HZ的时钟脉冲进行五分频,,作为计数器②的时钟输入。计数器②及计数器③接成8421码十进制形式,其输出端与实验装置上译码显示单元的相应输入端连接,~;1~。
注:集成异步计数器74LS90
74LS90是异步二一五一十进制加法计数器,它既可以作二进制加法计数器,又可以作五进制和十进制加法计数器。
“I1引iw|1L| 9| 8|
CP1NCQaQrGNDQbQc
) 74LS90
CPs^d(1]Rd(2)NCVcc白吼功
1| 2 3| 4| 5|C|71
通过不同的连接方式,74LS90可以实现四种不同的逻辑功能;而且还可借助
R0(1)、R0(2)对计数器清零,借助S9(1)、S9(2)将计数器置9。功能详述如下:
计数脉冲从cp1输入,qa作为输出端,为二进制计数器。
为异步五进制加法计数器。
计数脉冲从CP输入,QQQ作为输出端,
2 DCB
Qd、Q、Q_、,
若将CP2和Qa相连,计数脉冲由CP1输入
则构成异步8421码十进制加法计数器。
(4)若将CP与Q相连,计数脉冲由CP输入1D 2
则构成异步5421码十进制加法计数器。
Qa、
Qd、
qc、qb作为输出端,
(5)清零、置9功能。
异步清零 当R0(1)、R0(2)均为“1”
现异步清零功能,即QQQQ=0000。
DCBA
置9功能 当S9(1)、S9⑵均为“1”现置9功能,即QdQcQbQa=1001。
图3 74LS90功能图
;S(1)、
9
;R(1)、
0
S9⑵中有“0”时,实
R0⑵中有“0”时,实
第二部分:方案的对比和选择
方案一:74LS160
74LS160,是一个4位二进制的计数器,它具有异步清除端与同步清除端不同的是,它不受时钟脉冲控制,只要来有效电平,就立即清零,无需再等下一个计数脉冲的有效沿到来。
具体功能如下:
异步清零功能
只要0曰的非)有效电平到来,无论有无CP脉冲,输出为“0”。在图形符号中,
CR的非的信号为CT=0,若接成七进制计数器,这里要特别注意,控制清零端的信号不是N-1(6),而是N(7)状态。其实,很容易解释,由于异步清零端信号一旦出现就立即生效,如刚出现0111,就立即送到(CR的非)端,使状态变为0000。所以,清零信号是非常短暂的,仅是过度状态,不能成为计数的一个状态。清零端是低电平有效。
74LS160集成计数器
。QQ0C
D0D1D2D3Fpet>cpld_rd3-4-5-6-7-0-Mb
▲逻辑符号 ▲引脚功能说明
D0~D3i并行数据输入端 Qo~Q:数据输出端
:计数控制端C:进位输出端
CP:时钟输入端
瓦:异步清除输入端
LD:同步并行置入控制端
▲
74LS160的功能表
瓦T5EPETCP%Q£>2
0X X XXXXXX
0 X Xfdo4 %
1 1tXXXX
1 1 0 XXXXXX
11 x oxxxxx
同步置数功能
当(LD的非)为有效电平时,计数功能被禁止,位脉冲上升沿作用下1)0〜D3的数据被置入计数器并呈现佃0〜Q3端。若接成七进制计数器,控制置数端的信号是N(7)状态,如在D0〜D3置入0000,则在Q0〜Q3端呈现的数据就是0110。方案二:74LS192
74LS192是双时钟方式的十进制可逆计数器。(bcd,二进制)。
CPU为加计数时钟输入端,CPD为减计数时钟输入端。
LD为预置输入控制端,异步预置。
CR为复位输入端,高电平有效,异步清除。
CO为进位输出:1001状态后负脉冲输出,
BO为借位输