基础电路设计EMC对策与雷击防护(27页).doc

基础电路设计(七) EMC对策与雷击防护
前言
由于IC与LSI高速化与高度积体化,使得IC与LSI本身就成是巨大的噪讯发生源,此外基于低耗电量的要求,即使IC与LSI低耗电化或是低噪讯化,从机器整体的角度观之,机器对外部的噪讯反而变得极端敏感,因此有必要开发可抑制EMC等电磁干扰的技术。
噪讯对策可分为两种方式,一种是直接抑制噪讯,另一种方式是避免外部噪讯造成电磁性结合引发电路误动作,前者必需采取EMI对策,后者则需采取 EMS对策。在电磁噪讯充斥的环境下设计电子电路,除了成本trade off考虑之外,概括性的对策手段摸索与理论的结合成为重要的手法,因此接着要深入探讨EMI与EMS的防护与对策。
 
IC与LSI高速化与封装时的噪讯对策
设计电子电路时选用适合电路动作速度的逻辑IC非常重要,如果IC动作速度超过设计上的要求时,系统与机器的带宽会大幅增加(图1),抑制机器产生的噪讯变得毫无意义,而且更不易进行EMC对策。最近大部分的电子机器都使用高速低电压CMOS IC,若与以往常用的TTL IC比较,CMOS IC反而更容易因噪讯造成电子电路误动作。噪讯发生源通常是在电流变化(di/dt)很大的部位。CMOS IC是在switching产生大电流(过渡电流与充放电电流)变化时动作,此时若流入具有有限阻抗(impedance)的ground line(主要是ind uctance成份),该部位就会发生电压下降现象,而压降造所成电路误动作,会因低电压IC的阀值越低越危险。相较之下高速IC的场合,即使是数ns的噪讯也会引发电路误动作,因此不论是设计电子电路或是封装设计,噪讯对策时必需注意以下要点:
(a).电源与接地层低阻抗化
双面电路基板对动作速度较低的数字电路,具有良好的低阻抗效应,因此接地可以采用如图2所示的网状(mesh)导线,如果能缩小电源‧接地(ground) 所形成的回路面积(loop area),即使受到外部磁界影响产生诱导电流,由于该电流会相互抵销,因此整体而言双面电路较不易受到外部磁界影响。不过短、粗是设计电源‧接地导线的基本重要观念。复数导体时电源‧接地的导线,则需避免岛状分布。高速高性能电路通常是采用多层电路板,同时会将电源‧接地作为better面,信号传输线路尤其是阻抗(impedance)为80Ω左右时,最好使用micro strip line结构设计,如此便可降低传输线路的阻抗值,进而可让送信端能使用具有高驱动能力的IC组件。除此之外为了使电路能充分发挥应有特性与整合性,因此高速高频电路大多使用多层电路板。
(b).Switching噪讯
有关高速数字电路中CMOS IC的时间延迟问题,由于Bus是在某种tinning下同步进行switching,未作switching时虽然祇有数μA的漏电(leak),不过当switch ing动作时CMOS IC电路的电流中含有贯穿电流与充放电电流成份,由于贯穿电流与充放电电流会影响其它组件与电路,因此它是造成电路障碍的原因之一。
【计算实例1】
有关贯穿电流的影响,假设CMOS IC为32位Bus都是从0开始变化成1,每个位的贯穿电流为10mA,电源供给的电流ID :
         ID=32x10mA=320mA
瞬间发生如此大的电流变化(di/dt),虽然导线的长度很短,不过LSI内部宽度祇有1μm以下微细导线的电压会急遽下降,造成LSI内部产生无法忽视的 ground bounce现象。上述计算实例祇考虑贯穿电流的影响,事实上LSI内部流有充放电电流,该充放电电流随着动作频率不断变化,动作频率越高消耗电流越大。 CMOS IC的消耗电流Pd 可由下式求得:
静态消耗电流IDD=Pd/VDD。最近IC不朝朝向低电压低耗电量方向发展,,耗电量减少程度可利用式(1)求得:
                                   VDD2=()2==44%
,耗电量会降低44%。必需注意的是低电压化对IC/LSI的站立/下降时间几乎毫无影响,电压变化(dv/dt)与高频噪讯有直接关连,也就是说IC/LSI的低电压化,可以有效减少IC/LSI本身的噪讯。
【计算实例2】
8位shift resistor 74HC164的规格如下:

、负载充放电电流、终端阻抗驱动电流所构成的高频电源电流,(impedance),,就会因电压下降造成电路发生误