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EDA实验二_PPT幻灯片Quartus II概述

1. 设计全加器顶层文件
加法器
在数字系统中,尤其是在计算机的数字系统中,二进制加法器是它的基本部件之一。在进行两个二进制数之间的算术运算时,无论是加、减、乘、除,最后都可化作加法运算来实现。能够实现加法运算的电路称为加法器,它是算术运算的基本单元电路。
算术运算是数字系统的基本功能,更是计算机中不可缺少的组成单元。本节实现加法运算的逻辑电路。
1 半加器和全加器
1. 半加器
只考虑两个1位二进制数A和B相加,不考虑低位来的进位数的相加称为半加,实现半加的电路称为半加器。。

半加器电路是不考虑低位进位的加法器。
CO=AB
返回
输入
输出
A
B
S
C
0
0
0
0
0
1
1
0
1
0
1
0
1
1
0
1
半加器的真值表
2 加法器
全加器能把本位两个加数An 、 Bn -1三者相加,得到求和结果Sn 。
返回
表3-12 全加器的真值表
0 0 0
0 0
0 0 1
1 0
0 1 0
1 0
0 1 1
0 1
1 0 0
1 0
1 0 1
0 1
1 1 0
0 1
1 1 1
1 1
An -1
由真值表写最小项之和式,再稍加变换得:
图全加器的卡诺图
返回
图3-22 全加器
(a)电路图(b)逻辑符号
由表达式得逻辑图:
半加器描述
【例】
LIBRARY IEEE; --半加器描述(1):布尔方程描述方法
USE ;
ENTITY h_adder IS
PORT (a, b : IN STD_LOGIC;
co, so : OUT STD_LOGIC);
END ENTITY h_adder;
ARCHITECTURE fh1 OF h_adder is
BEGIN
so <= NOT(a XOR (NOT b)) ; co <= a AND b ;
END ARCHITECTURE fh1;
【例】
LIBRARY IEEE; --半加器描述(2):真值表描述方法
USE ;
ENTITY h_adder IS
PORT (a, b : IN STD_LOGIC;
co, so : OUT STD_LOGIC);
END ENTITY h_adder;
ARCHITECTURE fh1 OF h_adder is
SIGNAL abc : STD_LOGIC_VECTOR(1 DOWNTO 0) ; --定义标准逻辑位矢量数据类型
BEGIN
abc <= a & b ; --a相并b,即a与b并置操作
PROCESS(abc)
BEGIN
CASE abc IS --类似于真值表的CASE语句
WHEN "00" => so<='0'; co<='0' ;
WHEN "01" => so<='1'; co<='0' ;
WHEN "10" => so<='1'; co<='0' ;
WHEN "11" => so<='0'; co<='1' ;
WHEN OTHERS => NULL ;
END CASE;
END PROCESS;
END ARCHITECTURE fh1 ;
CASE <表达式> IS
When <选择值或标识符> => <顺序语句>; ... ; <顺序语句> ;
When <选择值或标识符> => <顺序语句>; ... ; <顺序语句> ;
...
WHEN OTHERS => <顺序语句>;
END CASE ;