燕山大学EDA课程设计数字钟.doc

一、设计题目要求
题目:数字钟;
要求:
;(提示:对已有kHz频率时钟进行分频)
、分、秒,24小时制;
;
注意:硬件资源的节约,否则器件内资源会枯竭
二、设计过程
(一)设计方案
数字钟由以下几部分构成:1、分频器2、可调24小时计时器3、扫描电路。分频器对已有的kHz频率时钟进行分频得到10Hz的时钟;可调24小时计时器具有计时及时和分的校正功能;扫描电路用来实现数字显示功能。
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用三个74160连接成146进制计数器,把1465HZ的时钟信号变成10HZ的时钟信号,电路图如下:
图分频器逻辑图
图分频器仿真图
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用两个74160采用整体置数法分别构成六十进制计数器(如图一)和24进制计数器(如图二),用两个六十进制一个二十四进制计数器分别完成秒,分,小时的计时功能。然后将三者与D触发器以及或门按图三连接,实现24小时计时(具有时和分的校正功能)。
(1)六十进制计数器模块:
图一六十进制计数器逻辑图

图六十进制计数器仿真图
(2)二十四进制计数器模块:
图二二十四进制计数器逻辑图
图二十四进制计数器仿真图
(3)二十四小时计时器(具有时和分的校正功能)
图三二十四小时计时器(具有时和分的校正功能)逻辑图
图二十四小时计时器仿真图
,即二十四小时显示功能的实现
扫描电路由74161构成的六进制计数器如图四,四个八选一数据选择器74151和7449七段译码器构成,扫描电路图如图五所示
(1)六进制计数器模块:
图四六进制计数器逻辑图
图六进制计数器仿真图
(2)扫描电路模块
图五扫描电路
图扫描电路仿真图
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十进制计数器:
图十进制计数器
图十进制计数器仿真图
分频器输出端接十进制计数器为计时器提供周期为1s的时钟脉冲。
按下图连接得到数字钟总电路。
图数字钟电路总图
图数字钟仿真图
(二)硬件实验情况
对各个部分进行编译,仿真后,总电路下载到实验箱,并进行相应的外部电路连线,对设计的电路进行硬件的仿真,对电路进行验证:实验的显示和走时都符合电路的设计要求;时和分的校正也能实现。硬件运行正常。
(三)改进方法
在设计分频电路时