EDA一位二进制全减器设计.doc

实验一1位二进制全减器设计一、;;-1V型实验装置的使用;。二、。,,对1位二进制全减器分别下载到实验箱中做硬件测试。三、设计思路/原理图(1)一位全减器的设计表一、半减器真值表(so差值co向高位的借位)表二表二、全减器真值表(cin低位来的借位cout向高位的借位)根据半减器真值表可以用文本输入法(VHDL语言)设计出半减器,,再根据全减器的真值表通过文本输入法(VHDL语言)调用两个半减器构成一个全减器。此外还可以通过原理图输入法设计出半减器,然后通过两个半减器和一个或门构成一个全减器。实验原理图如下(1)由半减器真值表可画出其原理图如下:将半减器设计成可调用元件如下:h_subinstabcoso(2)由全减器的真值表可以画出原理图如下:四、实验程序(1)一位半减器文本描述LIBRARYIEEE;;ENTITYh_subISPORT(a,b:INSTD_LOGIC;co,so:OUTSTD_LOGIC);ENDENTITYh_sub;ARCHITECTUREfh1OFh_subisBEGINso<=NOT(aXOR(NOTb));co<=(NOTa)ANDb;ENDARCHITECTUREfh1;(2)或门逻辑描述LIBRARYIEEE;;ENTITYor2aISPORT(a,b:INSTD_LOGIC;c:OUTSTD_LOGIC);ENDENTITYor2a;ARCHITECTUREoneOFor2aISBEGINc<=aORb;ENDARCHITECTUREone;ne;(3)一位二进制全减器顶层文件描述LIBRARYIEEE;;ENTITYf_subISPORT(ain,bin,cin:INSTD_LOGIC;cout,sub:OUTSTD_LOGIC);ENDENTITYf_sub;PONENTh_sub—调用半减器的声明语句PORT(a,b:INSTD_LOGIC;co,so:OUTSTD_LOGIC);PONENTor2a—调用或门的声明语句PORT(a,b:INSTD_LOGIC;c:OUTSTD_LOGIC);PONENT;SIGNALd,e,f:STD_LOGIC;BEGINu1:h_subPORTMAP(a=>ain,b=>bin,co=>d,so=>e);--例化语句u2:h_subPORTMAP(a=>e,b=>cin,co=>f,so=>sub);u3:or2aPORTMAP(a=>d,b=>f,c=>cout);ENDARCHITECTUREfd1;五、实验步骤1、建立工作库文件和编辑设计文件(1)在D盘新建一个文件夹用来保存工程文件(2)打开QuartusⅡ,选择菜单File->New->VHDLFile,点击OK后在打开的界面下输入已经设计好的程序。(3)输入完程序后,保存文