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eda一位全加器1EDA课程设计报告一位全加器设计摘要EDA技术就是以计算机为工具,设计者在EDA软件平台(quartusII)上,用硬件描语言VHDL完成设计文件,然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真,直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现,极大地提高了电路设计的效率和可操作性,减轻了设计者的劳动强度。2目录一、、总体设计思路4三、实验步骤51、半加器定义52、用模块例化方式设计一位全加器83、一位全加器功能仿真波形9四、实验总结123一、、学会使用Quartus?软件,使用Verilog语言设计简单的逻辑电路;2、熟悉利用Quartus?软件对设计电路进行仿真的方法;3、理解层次化的设计方法。。二、总体设计思路利用QuartusII软件设计一位全加器,可以使用原理图输入方式完成半加器电路,再构成一位全加器原理图电路进行编译与仿真。也可以使用Verilog语言描述后进行编译与仿真。利用Verilog语言描述时,根据描述方式不同,分为门级结构描述、数据流描述、行为描述、层次化方式描述等。本次试验决定采用Verilog语言层次化方式设计一位全加器。用两个半加器和一个或门电路构成一位全加器。,通过设置半加器模块并调用组合或门之后实现该电路。此设计相当于采用了层次化的设计方法,半加器为底块模块,全加器为顶层模块,在顶层模块中调用底层模块(或称模块例化),类似于在原理图设计中调用元器件来构成整个系统。、实验步骤1、半加器定义打开Quartus软件,新建Verilog语言模块(VerilogHDLFile),在其中输入半加器的定义语句:modulehalf_add(a,b,so,co);inputa,b;outputso,co;assignco=a&b;assignso=a^b;,保存至D:\My_design\add\。选择File>>NewProjectWizard新建工程项目,,,之后继续点击NEXT。,选择相应文件后点击add,接着继续Next。,选项Family选择ACEX1K,在下面框表中选择EP1K10TC100-3,接着Finish。>>pilation,确认无误后,即半加器步骤完成。72、用模块例化方式设计一位全加器由上文半加器已经采用逻辑运算符描述完毕,再新建一个Verilog语言模块,输入全加器顶层模块描述语言:modulefull_add(ain,bin,cin,sum,cout);inputain,bin,cin;outputsum,cout;wired,e,f;half_addu1(ain,bin,e,d);half_addu2(e,cin,sum,f);oru3(cout,d,f);,-1。选择菜单中Assignments>>。,pilationSettingsandConditions,选择后,pilation以及Saveanode-level.....点击OK确认。选择菜单中Processing>>pilation,确认无误后,点选8Processing>>Compilertools,在弹出框中选择Start,进行编译。之后点选Tools>>NetlistViewers>>RTLviewer。得到一位全加器线路原理图:,我们将利用一位全加器的功能仿真波形来检测。3、一位全加器功能仿真波形新建波形模块VectorWaveformFile()。>>UtilityWindows>>NodeFinder,,在Filter框中选择Pins:all,再单击List按钮,即在下面的NodesFound框中出现本设计项目中的所有端口引脚列表,。,按照一位全加器编辑输入信号波形,(由于之前实验一直为时序波形,所以并未对此进行修改)。图