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EDA一位全加器南昌大学实验报告学生姓名:邱永洪学号:6100210026专业班级:中兴101实验类型:?验证?综合?设计?创新实验日期:2012、10、12实验一一位二进制全加器设计实验一、实验目的1、学习QuartusII的文本和原理图输入方法设计简单组合电路以熟悉QuartusII的使用;2、熟悉设备和软件,掌握实验操作。二、实验内容与要求(1)在利用VHDL编辑程序实现半加器和或门,在主层中进行应用。熟悉层次设计概念;(2)给出此项设计的仿真波形;(3)参照实验板的引脚号,选定和锁定引脚,编程下载,进行硬件测试。三、设计思路1,一个1位全加器可以用两个1位半加器及一个或门连接而成。而一个1位半加器的真值表为器可由基本门电路组成。半加absoco00000**********其中a为被加数,b为加数,co为本位向高位进位,so为本位和因而可得表达式为:co=ab而so=ab+ab=a?b其VHDL文本如下LIBRARYIEEE;--半加器描述(1):;ENTITYh_adderISPORT(a,b:INSTD_LOGIC;co,so:OUTSTD_LOGIC);ENDENTITYh_adder;ARCHITECTUREfh1OFh_adderisBEGINso<=NOT(aXOR(NOTb));co<=aANDb;ENDARCHITECTUREfh1;12,而全加器的真值表如下;ainbincincountsum0000000101010010111010001101101101011111其中ain为被加数,bin为加数,cin为低位向本位的进位,count为本位向高位的借位,sum为本位和所以,一位全加器的表达式如下:Sum=ain?bin?cincount=ainbin+cinain+cinbin3,或门VHDL文本如下LIBRARYIEEE;--;ENTITYor2aISPORT(a,b:INSTD_LOGIC;c:OUTSTD_LOGIC);ENDENTITYor2a;ARCHITECTUREoneOFor2aISBEGINc<=aORb;ENDARCHITECTUREone;2四、VHDL文本输入法设计常用的硬件描述语言(HDL)就是VHDL语言,同原理图设计方法类似,,然后选择菜单File->New,在DeviceDesignFiles标签选项框中选择VHDLFile。LIBRARYIEEE;--半加器描述(1):;ENTITYh_adderISPORT(a,b:INSTD_LOGIC;co,so:OUTSTD_LOGIC);ENDENTITYh_adder;ARCHITECTUREfh1OFh_adderisBEGINso<=NOT(aXOR(NOTb));co<=aANDb;ENDARCHITECTUREfh1;LIBRARYIEEE;--;ENTITYor2aISPORT(a,b:INSTD_LOGIC;c:OUTSTD_LOGIC);ENDENTITYor2a;ARCHITECTUREoneOFor2aISBEGINc<=aORb;ENDARCHITECTUREone;LIBRARYIEEE;--;ENTITYf_adderISPORT(ain,bin,cin:INSTD_LOGIC;cout,sum:OUTSTD_LOGIC);ENDENTITYf_adder;PONENTh_adder--调用半加器声明语句PORT(a,b:INSTD_LOGIC;co,so:OUTSTD_LOGIC);PONENTor2aPORT(a,b:INSTD_LOGIC;c:OUTSTD_LOGIC);PONENT;SIGNALd,e,f:STD_LOGIC;--定义3个信号作为内部的连接线。BEGIN3u1:h_adderPORTMAP(a=>ain,b=>bin,co=>d,so=>e);--例化语句u2:h_adderPORTMAP(a=>e,b=>cin,co=>f,so=>sum);u3:or2aPORTMAP(a=>d,b=>f,c=>cout);ENDARCHITECTUREfd1;六、,选择项目文件夹,输入工程名称,添加文件(一般为空),选择芯片型号,选择仿真工具(一般为默认),